td4 implementation with kaze
このプロジェクトはRustで論理回路を記述するkazeを用いて,td4を実装したサンプルです. kazeで記述した論理回路はRustによるシミュレーションとVerilog-HDLへの変換が可能です. 本プロジェクトでも両出力を評価することが可能です.
以下の手順で,vcdファイルとverilogファイルを出力します.
$ cargo run
$ ls trace.vcd
trace.vcd
$ ls src/*.v
src/alu.v src/decoder.v src/memory.v src/pc.v src/register.v src/selector.v src/td4.v
kazeが出力したverilogファイルにmisc/divider.v
とmisc/top.v
とを組み合わせ,実機にダウンロードした結果です.