hirokinakahara/fpga_lecture

Source Codes for a lecture entitled "Parallel and Reconfigurable VLSI Computing" in Tokyo Tech.

fpga_lecture's Issues

[lec9]SDKでボードが認識されず動かない問題について

FPGA_lecture/Lec9_HLS_Intro/hls_float_mult.c

Lines 13 to 16 in 293aa0a

	#pragma HLS INTERFACE s_axilite register port=c bundle=slv0
	#pragma HLS INTERFACE s_axilite port=b bundle=slv0
	#pragma HLS INTERFACE s_axilite port=a bundle=slv0
	#pragma HLS INTERFACE s_axilite register port=return bundle=slv0

pragmaでbundleが指定されているとAXILiteSが選択されずにVivado上でVivado HLS で合成されたものと認識されなかった問題ですが、bundleをコメントアウトすることにより授業課題は全て実行できました。ただし授業資料のようなap_ctrlはinterfaceに出て来ず(資料でも使っていないので問題なかったようですが...)、SDKを起動したときに

17:00:15 WARN	: Given IPC port value is invalid. Using default port 2350
17:00:15 WARN	: Given XMD timeout value is invalid. Using default value of 50000
17:00:16 WARN	: Given XMD transaction timeout value is invalid. Using default value of 60000 milli seconds
17:00:16 INFO	: Workspace synchronized with the new hardware specification file. Cleaning dependent projects...
17:00:16 WARN	: Linker script will not be updated automatically. Users need to update it manually.

のwarningが出ているので何かしらの問題がありそうです。

fir_1.vとfir_pipe_1.vのバグ

fir_1.vとfir_pipe_1.vで同じテストベンチの結果を得るために修正が必要なようです。
fir_1.vのテストベンチ(修正前)：

fir_pipe_1.vのテストベンチ(修正前)：

fir_1.vのテストベンチ(修正後)：

fir_pipe_1.vのテストベンチ(修正後)：

問題点１：符号なし乗算になっている。
フィルタの最初の出力は(100)X(-136)でFFFFCAE0で上位16bitが出力になるためFFFFが正しい出力ですがテストベンチでは0063になっています。信号線をsignedで宣言する必要があります。
問題点２：(fir_1.vのみ)フィルタの入力が次のサイクルで使われない。
あるサイクルでshift_reg[0]に格納されたフィルタ入力が次のサイクルでshift_reg[1]に移動するのみでフィルタ出力の計算に使われない実装になっています。
以下に修正案を添付させていただきます。verilogファイルが添付できないようなのでtxtとして添付します。
fir_1.vの修正案：
fir_seq.txt
fir_pipe.vの修正案：
fir_pipe.txt