jorislee/riscv_fpga_doc

Open source riscv fpga documentation

开源 FPGA 生态

1. 公司: Lattice

   • 低端产品线: Lattice iCE40

     • 开发软件: Yosys + nextpnr + icestorm , 其中 arachne-pnr 混用, 是 nextpnr 早期版本.

   • 高端产品线: ECP5

     • 开发软件: Yosys + nextpnr + Trellis

2. 公司: Xilinx

   • 支持开源产品: Xilinx 7-series
     • 开发软件: Yosys + nextpnr-xilinx + Project X-Ray

文档整理

1. SymbiFlow FPGA 开源框架, 整合编译工具链. 相关文档
2. meta-hdl](https://github.com/nathanrossi/meta-hdl) FPGA 整合编译工具链.
3. blacksoc](https://github.com/lawrie/blacksoc) 适配 picorv32 外设组件库.
4. computer-engineering-resources](https://github.com/rajesh-s/computer-engineering-resources) 计算机工程资料索引.

Toolchain

Component(组件)	Function(功能)	开发板	License
Yosys	Synthesis(综合)		ISC
Icarus Verilog	Simulation(仿真)		GPL-2.0
Verilator	Simulation(仿真)		LGPL-3.0
Arachne-pnr	Place & Route(布局和布线)	ICE40	MIT
nextpnr	Place & Route(布局和布线)	ICE40 &ECP5	ISC
IceStorm	Bitstream(位流库)	ICE40	ISC
Trellis	Bitstream(位流库)	ECP5	MIT
VTR	ODIN II + ABC + VPR
ODIN II	Synthesis(综合)
ABC	优化与映射
[VPR]	Place & Route(布局和布线)
Gaffe-Xilinx	Bitstream(位流库)	Xilinx XC7	Apache-2.0
KinglerPAR	Place & Route(布局和布线)	未完成	BSD-2-Clause
prjxray	Bitstream(位流库)	Xilinx 7-series	ISC
prjxray-db	Bitstream(位流库)	Xilinx 7-series	ISC
wavedrom	waveform(波形或时序图)
Chibi	Bitstream(位流库)	Intel MAX-V
netlistsvg	logic diagrams(逻辑图)		MIT

FPGA ICE40UP5K RISC-V 可以实现列表

Project(项目)	(语言)	简述	License(许可证)
picorv32	Verilog	面积优先的实现[已测试]	ISC
icicle	SystemVerilog	5 级流水线,静态分支预测，旁路和互锁[已测试]	ISC
VexRiscv	SpinalHDL	可配置功能模块[已测试]	MIT
rudolv	Verilog	[已测试] 3199/ 5280 60%	ISC
magouilles	Verilog	四级流水线 [已测试]] 4479/ 5280 84%	MIT
up5k_riscv	Verilog	基于 picorv32 封装[已经测试]2190/ 5280 41%	MIT
yaricv32	Verilog	google 设计[已测试] 2088 / 5280	Apache-2.0
SERV	Verilog	串行RISC-V 内核(未测试)	ISC
VexRiscvSoftcoreContest2018	SpinalHDL	基于 VexRiscv 使用 iCube2 (未测试)	Apache-2.0
Sail-RV32I-common	Verilog	教学使用(参考)未测试	MIT
catena-riscv32-fpga	Verilog	iCube2 (未测试)	GPL-3.0
kronos	SystemVerilog	最大化利用 fpga, cmake (未测试))	Apache-2.0
midgetv	Verilog	最小资源 (使用 iCEcube2) 未测试	Apache-2.0
darkriscv	Verilog	三级流水线(未测试)	BSD-3-Clause
Riscy-SoC	Verilog	5级流水线(64 位实现), 未编译.	MIT
glacial	Verilog	最小资源 (使用 iCEcube2) 未测试	BSD-2-Clause(不清晰)
JiVe	Verilog	最小资源	BSD-2-Clause
litex	Python	基于 MiSoC	LiteX
zipcpu	Verilog	小型 RISC CPU	GPL-3.0

其他 RISCV 实现

Project(项目)	(语言)	简述	License(许可证)
leiwand rv32	Verilog	教育类项目 5499/ 7680 仅使用 iCE40hx8	GPL-3.0
catzip	Verilog	小型 RISC CPU, [已经测试] 5710/ 7680 74%, iCE40hx8	GPL-3.0
kamikaze	Verilog	精简四级流水线	MIT
tinyriscv	Verilog	入门三级流水线	Apache-2.0
biriscv	Verilog	超标量（双重发行）有序6或7级流水线。	Apache-2.0
riscv	Verilog	32位RISC-V ISA CPU内核	BSD-3-Clause
dwarfRV32	Verilog	计划待定, 未适配	GPL-3.0

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