rdsik/fpga_transceiver

Usage

Dependencies

hdlmake, make, cocotb, vivado, modelsim, python

Installation

Clone repository:

git clone --recurse-submodules https://github.com/RDSik/FPGA_transceiver.git

Download pip:

https://pip.pypa.io/en/latest/installation/

Download packages:

pip install six
pip install hdlmake
pip install cocotb
pip install pytest

Download make (add to PATH system variable the Make bin folder: C:\Program Files (x86)\GnuWin32\bin):

winget install GnuWin32.make

Build project

Build trasceiver:

cd syn
hdlmake
make

Build only vivado project:

cd syn
hdlmake
make project

Simulation

Vivado simulation using hdlmake:

cd top/sim/vivado
hdlmake
make

Modelsim simulation using hdlmake:

cd top/sim/modelsim
hdlmake
make

Icarus simulation using cocotb:

python3 -m venv myenv
.\myenv\Scripts\activate.ps1
cd sim\cocotb
pytest test.py
cd .\sim_build_transceiver
gtkwave .\transceiver_top.vcd
deactivate

fpga_transceiver's Issues

Configurate project auto-assembly with hdlmake

Create UART submodule

Create cocotb testbench for top level

1. Написать тест с использованием cocotb
2. Написать такой tb, чтобы учитывался конечный автомат для UART модулей

Create sine generator and tb

Создать отдельный модуль для генерации отсчетов положительного и отрицательного синуса, который будет подавать их в модулятор

Demodulator not working

1. Очень медленно работает;
2. Неправильно заполняет регистр после того как все биты записаны;

Add shematic

Add PLL in top level and test this design

Добавить модуль ФАПЧ и настроить ее автосборку

Create bpsk demodulator and tb

Написать модуль демодулятора на логике обратной модулятору и проверить его

Create bpsk modulator and tb

Создать модулятор на основе мультиплексора, который выбирает между отсчетом положительного и отрицательного синуса, сигнал управления, это входной сигнал с модуля кодирования