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computerarchitecturelab's Issues

lru可能会存在有些行载入cache之后永远不会被替换的bug

比如每次读写完成后地址都会首先变为00000(我所观察到的波形图都是如此)，如果lru存在bug的话可能会误判断这是一次对地址00000的访问，这样会导致这一行永远不会被替换，也就不会写回到mem中。所以感觉flush掉cache的内容，然后在查看mem的内容是否全部正确是有必要的。

关于 Cache Lab 的 Bram 综合问题

根据 main_mem.sv，这里读 mem.sv 需要两个周期

ComputerArchitectureLab/3_CacheLab/CacheSrcCode/main_mem.sv

Lines 89 to 94 in 8ad3104

	if(rd_delay>=1 && rd_delay<1+LINE_SIZE) begin
	mem_addr = {addr, rd_line_addr};
	end
	if(rd_delay>=3 && rd_delay<3+LINE_SIZE) begin
	rd_line_latch[rd_out_line_addr] <= mem_rd_data;
	end

根据 mem.sv，一个周期就能读出结果

ComputerArchitectureLab/3_CacheLab/CacheSrcCode/mem.sv

Lines 14 to 18 in 8ad3104

	always @ (posedge clk or posedge rst)
	if(rst)
	rd_data <= 0;
	else
	rd_data <= ram_cell[addr];

我正在尝试使用 Verilator 对 CPU 进行仿真，定位到这里的代码使我的仿真结果与预期不符，能否请问此处是代码的 bug，还是 Vivado 会自动综合出合理的 BRAM？