lvyufeng/step_into_mips

一步一步写MIPS CPU

计算机组成原理实验与参考实现

本仓库包含重庆大学由2017年开始实施的计算机组成原理课程改革实验内容，通过合理的梯度划分，一步一步由单独器件连接构成CPU，最后实现一个简单的MIPS五级流水CPU。

本项目实验为《硬件综合设计》课程前导，同时也可作为NSCSCC（龙芯杯系统能力培养大赛）的入门教程。

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课程共有四次实验，分别为：

1. ALU设计，存储器IP使用: lab_1
2. 简单的取指译码模块: lab_2
3. 单周期MIPS CPU设计: lab_3
4. 简单五级流水线MIPS CPU设计: lab_4

相关文档资料和分别于本仓库不同分支。

预备知识和器件实现:prepare

附录文档:appendix

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参考与致谢

本实验内容以《Digital Design and Computer Architecture》为依托进行设计，同时引入了大量由龙芯中科提供的比赛资源，作为参考文档，特此感谢。

若有参考需求，请访问：

DDCA: Elsevier Book Store

NSCSCC: 全国大学生系统能力培养大赛官网

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step_into_mips's Issues

flushD貌似只是声明了

lab

lab_3\rtl\top.v
the instruction's address must be the whole pc[31:0] not pc[7:2]

lab3的一些问题

问题：

1. 设置Block Memory Generator的时候，如果勾选Port A Options中的Primitives Output Register会导致存储器输出延迟2个周期。根据我之前看的计组的书，一般情况下应该是1个周期。
2. 在jump和branch指令中，产生跳转信号相比PC会延迟1~2个周期（取决于指令存储器的延迟），因此会多取出1~2个指令，但在实验指导书我没有看到关于阻止多取出的指令执行的内容。
3. 由于指令存储器的延迟，会导致产生跳转信号时PC的值已经不是branch指令的地址了，因此跳转地址的偏移量会计算错误。

关于上述问题，我用了一些解决方法：

1. 取消勾选Primitives Output Register，这样存储器延迟为1个周期。
2. 在mips.v文件中添加插入空指令的逻辑。在检测到跳转信号后，下一个周期会劫持原指令并替换为32'h0000_0024，内容是and 0, 0, 0，是一条没有意义的指令。
3. 因为现在存储器延迟为1个周期，因此我使用PC而非PCplus4，这样可以计算出正确的跳转地址。

但我并不知道我提到的那些问题是我的理解偏差还是真的笔误，也不知道我的解决方法合适不合适，希望能得到关于这些问题的澄清与指导。